信號鏈是連接真實世界和數字世界的橋梁。隨（suí）著ADC采樣率和采（cǎi）樣精度的提升，接口（kǒu）芯（xīn）片的信號傳（chuán）輸速度也越（yuè）來越快，高速信號（hào）傳輸的各種挑（tiāo）戰慢慢浮現出來了。相比（bǐ）傳（chuán）統的CMOS傳輸技術，在信號鏈中引入LVDS或JESD204B，可以實現更高的（de）信號傳輸速率，更低的功耗，具備更（gèng）好的抗幹擾性（xìng） (信噪比更佳)，而且線束數量會大幅降低。
什麽（me）是LVDS和JES204B?
LVDS（Low-Voltage Differential Signaling ,低電壓差分信（xìn）號）是美國國家（jiā）半導（dǎo）體（National Semiconductor, NS，現TI）於（yú）1994年提出的一種信號傳（chuán）輸模式的（de）電平標準，它采用極（jí）低（dī）的電（diàn）壓擺幅傳輸高速差分數據，可以實現點對點或一點對多點的連接，具有（yǒu）低功耗（hào）、低誤（wù）碼率、低串擾等優點，已經被廣泛應用於串行高速數據通（tōng）訊的各個場合，比較廣（guǎng）為人知的有筆記本電腦的液晶顯示，數（shù）據轉換器(ADC/DAC)的高速數字（zì）信號傳輸，汽車電子的視頻碼流傳輸等。
JESD204是標準化組織JEDEC，針對數據（jù）轉（zhuǎn）換器（ADC和DAC）和（hé）邏輯器件(FGPA)之間進行數據傳輸，而製（zhì）定的高速串行接口。JESD204采用CML (Current-Mode Logic)技術來傳輸信號，該（gāi）標準（zhǔn）的 B 修訂版支持（chí）高達 12.5 Gbps串行數據速率，並（bìng）可確保 JESD204 鏈路具有可重複的確定性延遲。隨著轉換器的速度和分辨率不斷提升，以及FPGA芯片對JESD204B標準的廣泛（fàn）支持，JESD204在高速轉換器和集（jí）成RF收發器的應用中也變得更為常見。
高速信號傳輸的（de）實際應用（yòng）
LVDS是一種電流驅動（dòng）的高速信號，在發送端施加一個3.5mA的恒定電流源。控製開關管的通斷，就可（kě）以使得（dé）發（fā）送端流向接收端的電流，在正向和反向之間不斷變化，從而在接收端的100歐姆（mǔ）差分（fèn）負載上實現+/-350mV的差分電壓變化，最高可實（shí）現3.125Gbps的高速數據傳輸。LVDS采用差（chà）分線的傳（chuán）輸方式，會帶來幾個（gè）顯著的優勢：
● a. 允許發送端和接收端之間存在共模電壓差異（0-2.4V範圍內） ● b. 優秀的抗幹擾能力，信噪比極佳 ● c. 極低的電壓（yā）擺幅，功耗極低
傳統的LVDS采用同步（bù）時鍾的方式，使用一對差分時鍾，為最多三對（duì）數據信號（hào）提供時鍾（zhōng）參考（kǎo）。每個時鍾周期內，每對數據傳輸7 bits信息。需要用（yòng）到SerDes芯片，在發送（sòng）時，將並行信（xìn）號通過並/串轉換，變（biàn）成高速串行信號；在接收到（dào）高（gāo）速串行信號（hào）時，使用串/並轉換，還原並行信號。
現在使用的LVDS也（yě）支持8b/10b SerDes來實（shí）現更高效的信號傳輸。這（zhè）種傳輸方式不再需要用到時鍾信號，隻需要傳輸Data信號就可以了，節省了一對差分（fèn）線（xiàn）。通過8b/10b編碼，將8bit有效數據映射成10bit編（biān）碼數據，這（zhè）個過程中雖然增加（jiā）了25%的開銷，但可以確保數據裏有足夠頻繁的信號跳變（biàn）。
在收到信號後，通過（guò）鎖相環(PLL)從數據裏恢複出時鍾（zhōng）。這種傳輸架構稱之為嵌入式時鍾(Embeded Clock)。8b/10b編碼（mǎ）還可以讓傳輸信號實現直流（liú）平衡(DC Balance)，即1的個數和0的個數基本維持（chí）相等（děng）。直（zhí）流（liú）平衡的傳輸鏈路可以串聯（lián）隔直電容，提升鏈路的噪聲和抖動性能。嵌入式時鍾和8b/10b被廣（guǎng）泛用於工業高速傳輸標準，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。
不同於LVDS的是, CML(Current-Mode Logic)采用電壓驅動（dòng）的方式，在源（yuán）端施加一個恒定的電壓Vcc。通過（guò）控製開關管的通斷，接收端就可以得到（dào）變化的差分電（diàn）壓。CML使用嵌入式時鍾（zhōng）和8b/10b編碼，工作電壓比（bǐ）LVDS更高，同時在發送和接收芯片裏使用均衡技術，以確保高速、長距離傳輸時仍具有很優秀的誤碼率。使用CML技術的JESD204B可支持高達12.5Gbps的data rate，其最新的C版本甚至可以支持高達32Gbps data rate。
那麽我們在設計高速接口芯片（piàn）時，到底應該使用（yòng）LVDS還是CML(JESD204)呢？簡單的原則（zé）是，CML速率更高，而LVDS則功耗更低。
當Data Rate低於2Gbps時，LVDS的應用更為（wéi）廣泛，其功耗更低，抗幹擾強，較寬的共（gòng）模電壓範圍讓互連的要求變得很低。LVDS還有支持多點互連的M-LVDS和B-LVDS標準（zhǔn），可以多節（jiē）點互連，應用場景非常豐富。當（dāng）Data rate高於3.125Gbps就必須要使用CML了。當Data Rate在2G到3.125Gbps之間時，要綜（zōng）合考慮功能性，性能，和功耗（hào）的平衡。比如（rú）說傳輸距離較長（zhǎng），但（dàn）信號品質要（yào）求又（yòu）很高的時候，考慮用CML；傳（chuán）輸距離較短（duǎn），要（yào）求長續航，低功耗的時候，考慮（lǜ）用LVDS。
