引言信（xìn）號鏈是連接真實世界和數字世界的橋梁。隨著ADC采樣（yàng）率和采樣精度的（de）提升，接口（kǒu）芯片的信號（hào）傳輸速度（dù）也越來越快，高（gāo）速信（xìn）號（hào）傳輸的各（gè）種挑（tiāo）戰慢慢浮現出來了。相（xiàng）比傳統的CMOS傳輸技術，在信號鏈（liàn）中引入LVDS或JESD204B，可以實現更（gèng）高的信號傳輸速率，更低的功耗，具備（bèi）更好的抗幹擾性 (信（xìn）噪比更佳)，而且線束數量會大幅降低什麽是LVDS和JES204B?
LVDS（Low-Voltage Differential Signaling ,低（dī）電壓差分信號）是美國國家半導體（National Semiconductor, NS，現TI）於1994年（nián）提出的一種（zhǒng）信號傳輸模式的電平標準，它采用極低的電壓擺幅傳輸高（gāo）速差分數據，可以實（shí）現（xiàn）點對點或一點對多點的連接，具有低（dī）功耗、低誤碼率、低串擾等優點，已經被廣泛應用於串行高速數據通訊的（de）各個場合，比較廣為人（rén）知的有筆記本電腦的（de）液晶顯（xiǎn）示，數據（jù）轉換器(ADC/DAC)的高速數字信（xìn）號傳輸，汽車電子的視頻碼流傳輸等。
JESD204是標準化組織JEDEC，針對數據（jù）轉換（huàn）器（ADC和（hé）DAC）和邏輯器件(FGPA)之間進行數據傳輸，而製定（dìng）的高速串行（háng）接口（kǒu）。JESD204采用CML (Current-Mode Logic)技術（shù）來傳輸信號，該標準的 B 修訂版支持高達 12.5 Gbps串行數（shù）據速率，並可確保 JESD204 鏈路具有可重複的確定（dìng）性延遲。隨（suí）著轉換器的速度和分辨率不斷提升，以及FPGA芯片對JESD204B標準的廣泛支持，JESD204在高速轉換器和集成RF收發器的應用中也變得更（gèng）為常見。
高速信號傳輸（shū）的實際應用
LVDS是一種電流驅動（dòng）的高速信號，在發送端施加一個3.5mA的恒定電流（liú）源。控製（zhì）開關管的通斷，就可以使得發送端流向接收端的電流，在正向和反向之間不斷變化，從而在接收端的100歐姆差分負載上實現+/-350mV的差（chà）分電壓變化（huà），最高可實現3.125Gbps的高速數據傳輸。LVDS采用差分線的傳輸方式，會（huì）帶（dài）來幾個顯著的優勢：
● a. 允許發送端和接收端之間存在共模電壓差異（0-2.4V範圍內）
● b. 優秀的抗幹（gàn）擾能力，信噪比極佳
● c. 極低的電壓擺幅（fú），功耗極低
傳統的LVDS采用（yòng）同步時鍾的方式，使用一對差（chà）分時鍾，為最多三對數（shù）據信號提（tí）供時鍾參考。每個時鍾周期內（nèi），每對數據傳輸7 bits信息。需要用到SerDes芯片，在發（fā）送時，將並（bìng）行信號通過並/串轉換，變成高速串行信號；在接收到高速串行信號時，使用串/並轉換，還原（yuán）並行信號。
現在使用的LVDS也支持8b/10b SerDes來實現更高效的信號傳輸。這種傳輸方式不（bú）再需要用到時鍾信號，隻需要傳輸Data信號（hào）就（jiù）可以了，節省了一對差分線。通過8b/10b編碼，將8bit有效數（shù）據映射成10bit編碼數據，這個過程中雖然增加（jiā）了25%的開銷，但（dàn）可以確保數據裏有足夠頻繁的（de）信號跳變（biàn）。
在收到信號後，通（tōng）過鎖相環(PLL)從數據裏恢複出時（shí）鍾。這種傳輸架構稱之為嵌入式時鍾(Embeded Clock)。8b/10b編碼還（hái）可以讓傳輸信號實（shí）現直流（liú）平衡(DC Balance)，即1的個數和0的個（gè）數基本（běn）維持相等。直流平衡的傳輸鏈路可（kě）以串聯（lián）隔直（zhí）電容，提升鏈路的噪聲和抖動性能。嵌入式時鍾和8b/10b被廣泛用於工業高速傳（chuán）輸標準，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。
不同（tóng）於LVDS的是, CML(Current-Mode Logic)采用電（diàn）壓驅（qū）動的方式，在源端（duān）施加一個（gè）恒定的電壓Vcc。通過控製開關管的通斷，接收端就可（kě）以（yǐ）得到（dào）變（biàn）化的差分電壓。CML使用嵌入式時鍾和8b/10b編碼，工作電（diàn）壓比LVDS更高，同時在（zài）發送（sòng）和接收芯片裏使用均衡技（jì）術，以確保高速、長距離傳（chuán）輸時（shí）仍具有（yǒu）很優秀的誤碼率。使用CML技術的（de）JESD204B可支持高達12.5Gbps的data rate，其最新的C版本甚至可以支持高達32Gbps data rate。
那麽（me）我們在設計高速接口芯（xīn）片時，到底應該使用LVDS還是CML(JESD204)呢？簡單的原則是，CML速率更高，而LVDS則功耗更低。
當Data Rate低於2Gbps時，LVDS的應用更為廣（guǎng）泛（fàn），其功耗更低，抗幹擾強，較寬的共模電壓範圍讓互連的要求變得很低。LVDS還有（yǒu）支持多點互連的M-LVDS和B-LVDS標準，可以多節點互連，應用場景非常豐富。當Data rate高於3.125Gbps就必須要使用CML了。當Data Rate在2G到3.125Gbps之（zhī）間時，要綜（zōng）合考慮功能性，性能，和功耗的平衡。比如說（shuō）傳輸距離較（jiào）長，但信號品質要求又很高的時候，考（kǎo）慮用CML；傳輸距離較短，要求長續航，低功耗的時候，考慮用LVDS。
